隨著芯片制造工藝不斷接近物理極限，芯片的布局設(shè)計(jì)——異構(gòu)集成的3DIC先進(jìn)封裝（以下簡稱“3DIC”）已經(jīng)成為延續(xù)摩爾定律的最佳途徑之一。3DIC將不同工藝制程、不同性質(zhì)的芯片以三維堆疊的方式整合在一個封裝體內(nèi)，提供性能、功耗、面積和成本的優(yōu)勢，能夠?yàn)?G移動、HPC、AI、汽車電子等領(lǐng)先應(yīng)用提供更高水平的集成、更高性能的計(jì)算和更多的內(nèi)存訪問。然而，3DIC作為一個新的領(lǐng)域，之前并沒有成熟的設(shè)計(jì)分析解決方案，使用傳統(tǒng)的脫節(jié)的點(diǎn)工具和流程對設(shè)計(jì)收斂會帶來巨大的挑戰(zhàn)，而對信號、電源完整性分析的需求也隨著垂直堆疊的芯片而爆發(fā)式增長。

 

芯和半導(dǎo)體此次發(fā)布的3DIC先進(jìn)封裝設(shè)計(jì)分析全流程EDA平臺，將芯和2.5D/3DIC先進(jìn)封裝分析方案Metis與新思 3DIC Compiler現(xiàn)有的設(shè)計(jì)流程無縫結(jié)合，突破了傳統(tǒng)封裝技術(shù)的極限，能同時支持芯片間幾十萬根數(shù)據(jù)通道的互聯(lián)。該平臺充分發(fā)揮了芯和在芯片-Interposer-封裝整個系統(tǒng)級別的協(xié)同仿真分析能力；同時，它首創(chuàng)了“速度-平衡-精度”三種仿真模式，幫助工程師在3DIC設(shè)計(jì)的每一個階段，能根據(jù)自己的應(yīng)用場景選擇最佳的模式，以實(shí)現(xiàn)仿真速度和精度的權(quán)衡，更快地收斂到最佳解決方案。

 

芯和半導(dǎo)體聯(lián)合創(chuàng)始人、高級副總裁代文亮博士表示：“在3DIC的多芯片環(huán)境中，僅僅對單個芯片進(jìn)行分析已遠(yuǎn)遠(yuǎn)不夠，需要上升到整個系統(tǒng)層面一起分析。芯和的Metis與新思的 3DIC Compiler的集成，為工程師提供了全面的協(xié)同設(shè)計(jì)和協(xié)同分析自動化功能，在設(shè)計(jì)的每個階段都能使用到靈活和強(qiáng)大的電磁建模仿真分析能力，更好地優(yōu)化其整體系統(tǒng)的信號完整性和電源完整性。通過減少 3DIC 的設(shè)計(jì)迭代加快收斂速度，使我們的客戶能夠在封裝設(shè)計(jì)和異構(gòu)集成架構(gòu)設(shè)計(jì)方面不斷創(chuàng)新。”